Bakit impormasyon mula sa floorplanning ipadala pabalik sa synthesis hakbang?

[nvranil]

hi, guys, habang i basahin sa Floor pagpaplano, gamit ang IBM asic daloy, ito ay Sinabi na ang info mula sa pagpaplano palapag ay ipinadala pabalik sa synthesis hakbang, at lugar at ruta. 1.why ay ipinadala pabalik sa synthesis hakbang pagkatapos ng paggawa ng pagpaplano sa sahig?

 

[sim_333]

Tapos na ito becaz makuha namin ang isang mabilis na ideya ng kung ano ang tool ay gawin pagkatapos placement at maaari naming suriin para sa mga module na kung saan ang timing problema ay darating at muling ipadala ang mga landas para sa resythesis. Sana na clarifies ur duda

 

[shiv_emf]

kung ano ang impormasyon ay ipinadala pagkatapos floorplanning? DEF file? nagpapahiwatig ng lokasyon ng hardmarco?

 

[stormwolf]

Maaari mo bang sabihin pysical synthesis, pagkatapos ng paunang floorplan, wire ng pagkarga at lugar ng cell inital set. Sa DC, isang pamamaraan tawag pasadyang wire ng pag-load, ang wire ng pagkarga ay bumuo ng ng floorplan hindi load ang default na wire sa library, oras na mas accrate. Kaya synthesis tool sa maaari resynthesis ito upang mapabuti ang epektibong. Natatandaan ko DC basahin PDEF file sa snyesis. At ngayon ay hindi na kailangan gawin ito, ang ilang psycial synthesis tool gawin ito trabaho. Bago gamitin namin ang mga cadence psycial mga tool ng synthesis, ang timing ay mabuti.

 

[sim_333]

Pagkatapos ng Floorplanning, u ang lahat ng mga impormasyon kung paano macros r inilagay, ang kanilang oryentasyon, placement blockages, at ang mga ito ay maaaring save sa def, o ma-load sa def mula sa isang nakaraang nai-save. Fp na file.

 

[shiv_emf]

ito tinatawag na def file sa IBM asic daloy? def - disenyo exchange format Shiv