Bakit ang uri ng data ng oras ay 4-estado sa sistema verilog?

[yourcheers]

Sinusuportahan ba ng anumang katawan ay may anumang mga ideya sa kung bakit ang TIME datatype 4-estado sa System verilog. Saysay na "Logic", "Reg" & "Integer" 4-estado. Ngunit Bakit TIME?

 

[dave_59]

Ang oras uri ng data ay isang kasingkahulugan para sa reg [63:0] Ito ay ang paraan na ito ay tinukoy sa Verilog, na lamang ay may mga 4-estado halaga. Orihinal na oras at integer i-un-sized kaya ang pagpapatupad na maaaring pumili ang mga laki na pinakamainam para sa isang partikular na pagpapatupad, ngunit mamaya maayos sa 64-bit sa IEEE. Ipinakilala SystemVerilog 2-estado halaga, ngunit hindi maaaring baguhin ang kahulugan ng oras para sa paatras pagkakatugma dahilan.

 

[yourcheers]

Hi Dave Rich, Salamat para sa paliwanag. Tanging ang mga taong nakasaksi sa paglaki ng SV sagutin ang. Salamat para sa tulong.