Antas ng problema para sa ng pagkonekta 2.5 LVCMOS sa isang ADC sa Min (VIH) = 2.4v

[Hadi-Alik]

Hi lahat, Mayroon akong tanong tungkol sa pagkonekta sa aking Virtex5 FPGA sa aking ADC board. Talagang ang aking AVNET FPGA board Pins ay may 2.5 v mga outputs LVCMOS habang Gusto ko upang magpadala ng signal Clk at CS sa aking ADC boad (gamit AD1402) na kung saan sinasabi na ang minimum na VIH (Mataas na Antas Input Boltahe) ay 2.4 bolta. Sa tingin ba ninyo ako ay nakatagpo ng ilang mga problema sa pagbabasa ng data mula dito? Tagay Hadi

 

[erikl]

... Sa tingin ba ninyo ako ay nakatagpo ng ilang mga problema sa pagbabasa ng data mula dito?

Karaniwan: walang. Ngunit kung natatakot ka na sa suplay ng kapangyarihan ang FPGA board ay maaaring mabaluktot down na, maaari mo pa ring gastusin pull-up resistors.

 

[Hadi-Alik]

Paano ang tungkol sa ingay at panghihimasok? Ang aking FPGA ay 50 cm ang layo mula sa ADC at ang clk at cs ay ipadala sa pamamagitan ng isang patag na cable?

 

[dick_freebird]

May antas bahagi ng shifter sa 74xxx pamilya. Mayroon sila ng mahihirap TPLH / TPHL mahusay na proporsyon. Marahil ng isang bagay tulad ng isang tunay na linya ng kaugalian ng driver, na may ilang boltahe makamit (sabihin, A = 2), ay mas kung ano ang nais mo. Kung ang iyong orasan ay sa ilalim ng 1GHz isang kasalukuyang-feedback amplifier ay maaaring malamang na mag-tambay dito, may mga ilang mga medyo ng isportsman mga out doon. Ngayon hindi ko na nakikita kung bakit ang ang ADC dapat ay clocked sa pamamagitan ng FPGA iba pang kaysa sa simple. Siguro gusto mo ng mas mahusay na off clocking ang ADC sa kung ano ang gustong, at pagpapaalam ang FPGA ng makita ang isang imahe ng orasan na. Iyan ay isang medyo mahaba na cable, kung anong data rate sa tingin ninyo maaari kang mahulog ito sa (talaga) CMOS lohika driver?