Antalahin ang mga kalkulasyon sa Prime Time

[Mahzad]

Ang katawan anumang alam; 1. Kung posible mapupuksa ng mga itim na kahon, kung yes kung paano? 2. Paano upang makalkula ang maximum na pagkaantala ng buong circuit? Salamat.

 

[jbeniston]

Magbigay ng isang tiyempo library para sa mga cell na hindi kasalukuyang mayroon ang mga ito.

report_timing na-mula-sa?

 

[Mahzad]

Hi, na ako ay malutas ang unang isa sa pamamagitan ng coping mga aklatan link mula sa. Synopsys_dc.setup file sa. Synopsys_pt.setup. Tungkol sa ikalawang isa, hindi ko gusto sa sepcify ang isang partikular na timing arc. Kailangan ko ng kalakasan oras sa examin iba't ibang mga landas sa tiyempo at tukuyin ang pinakamasama na pagkaantala, ngunit report_timing at report_delay_calculation ay hindi gumagana sa ganitong paraan. Pa rin ako nagtatrabaho dito. Salamat anumang paraan.

 

[raju3295]

isang bagay na maaaring i iminumungkahi ay upang lumikha ng mga grupo ng landas at pagkatapos ay gawin ang mga pagtatasa ng tiyempo upang makuha ang tiyempo na impormasyon sa iba't ibang landas,,,, i kadalasang gumagana sa cadnece tool,,, am hindi sigurado kung paano ito ay wrking sa PT

 

[rjainv]

Tama tukuyin ang iyong mga clocks, mamuwersa ang input / output pagkaantala, tukuyin ang mga relasyon ng orasan (kung ilang mga orasan domain ay async, pagkatapos magpahayag ang mga ito bilang mga maling landas). Pagkatapos lamang gawin isang "report_timing" nang walang anumang argumento. Ito ay mag-print ng mga tuktok na mga violators sa bawat domain orasan. Ito ay magkaroon ng kahulugan sa mga input at outputs ng grupo sa magkahiwalay na mga grupo sa landas na batay sa kanilang mga orasan domain, kung hindi man ay sila kalat ang iyong kabiguan sa kabiguan ulat landas.

 

[Mahzad]

Sinubukan ko ito, ngunit ang disenyo na ang ay asynchronous. Karamihan ng ang circuit gumagana sa isang cycle ng orasan, ngunit doon ay isang sangkap na nangangailangan ng isang variable na bilang ng mga cycle ng orasan upang makumpleto. Mayroon ding mga ilang ibang kombinatoryal componenets. Samakatuwid, ang huling bahagi ng output ay hindi clocked. Siguro ito gumagawa ng problema. Tangke ng anumang paraan.

 

[rjainv]

[Quote = Mahzad] Sinubukan ko ito, ngunit ang disenyo na ang ay asynchronous. Karamihan ng ang circuit gumagana sa isang cycle ng orasan, ngunit doon ay isang sangkap na nangangailangan ng isang variable na bilang ng mga cycle ng orasan upang makumpleto. Mayroon ding mga ilang ibang kombinatoryal componenets. Samakatuwid, ang huling bahagi ng output ay hindi clocked. Siguro ito gumagawa ng problema. Tangke ng anumang paraan. [/Quote] 1. Kung ang disenyo ay asynchronous, pagkatapos ikaw ay pagpili ng up ng maling tool. Ako ipagpalagay na disenyo ay kasabay, at mong alinman ay may isang typo o nakakakuha nalilito. 2. Ipinagpapalagay ng primetime maging default ang lahat ng mga landas sa solong landas cycle. Kung mayroon kang sumalampak sa landas ng kabiguan na ay dinisenyo upang gumana sa maramihang mga cycle, pagkatapos ay gamitin ang ang primetime utos upang itakda na pagpilit. Tingin ko ang primetime utos ay sa 'set_multicycle_path' o isang bagay na katulad. 'Tulungan * multi *' ay dapat na makakuha ng sa iyo na ang karapatan na utos. 3. Ano ang sinasabi mo sa pamamagitan ng output bahagi na hindi clocked ay karaniwan. Kailangan mo upang bigyan ng karapatan set_output_delay para sa output pin / port na may paggalang sa tamang orasan.