Ano ang tamang fan-out na halaga para sa Xilinx FPGA sa mga hakbang ng pagbubuo at par?

[Johnson]

Ano ang tamang fan-out na halaga para sa Xilinx FPGA sa mga hakbang ng pagbubuo at par? Sa ASIC Nakita ko tao setting ito sa paligid ng 10 ~ 20 ngunit ang default na halaga sa Synplify FPGA pagbubuo tool ay 10000!? Ano ang mali?

 

[echo47]

Hindi ko alam tungkol sa ASIC, ngunit FPGAs Xilinx hindi talagang magkaroon ng isang limitasyon ng fanout. Gayunpaman, mas malaki ang fanout, mas malaki ang oras ng antala, kaya ka marahil gusto mong limitahan ang fanout upang makatulong sa router ang makamit ang iyong mga kinakailangan sa bilis. Ay espesyal na ang isang Xilinx pandaigdigang orasan net - maaari mong drive ng bawat tingnan-sumalampak sa chip sa sa isa net na ito, at ang pagka-antala ng oras ay pa rin ng napakaliit.

 

[Johnson]

Minamahal echo47, kung ano ang tungkol sa 10000? Ito resonable?

 

[echo47]

Sa FPGA, isang orasan fanout ng 10000 ay karaniwan at gumagana masyadong mabuti. Ang tool pagbubuo ay hindi dapat limitahan ang orasan fanout sa 10000. Gayunman, ang isang lohika fanout signal ng 10000 ay lumikha ng isang napaka mabagal bagong. Hindi ko tingin ng anumang mga praktikal na disenyo na kailangan ng ganoong mataas fanout, maliban marahil isang kasabay reset evey kabiguan sa chip. Nakita ko na ang mga disenyo sa FPGA na may signal fanout ng ilang daang. Ipagpalagay ko isang tao ay maaaring gusto ng ilang thousand. Hulaan ko 10000 ay isang makatwirang default. Kung kailangan mo ng ibang halaga, maaari mo itong baguhin. Ang Xilinx Ise lugar at ruta gamit ay awtomatikong duplicate ilang lohika upang mabawasan ang mga fanouts. Subalit, ang tampok na ay hindi gagana nang napakahusay. ASIC - Hindi ko alam.