Ang unang ng CPLD ay hindi wasto? Kung paano sa unang ang input signal?

Z

ZFDok

Guest
Ang aking mga disenyo ay isang shift rehistro, at ang input signal ay SCL at SDA, ang output ay ang shift rehistro, am i unang rehistro, ngunit sa tunay na circuit, ang unang halaga ay hindi ang aking gusto? follow na ang aking proyekto sa disenyo, na maaaring makakatulong sa akin? baguhin ang file at i-upload sa akin?
 
Iyong na-upload ang isang buong Synplify + Ise proyekto, at nagbigay ng kaunting paliwanag. Kailangan mo upang mas mahusay na ihiwalay ang problema at magtanong ng mga malinaw na tiyak na katanungan. Tandaan, hindi namin ang iyong mga hardware, at marami sa atin ay hindi ang iyong mga tool.
 
am i paumanhin. na i-upload sa proyekto pero hindi mo makita dito ngayon. i ginamit ang Ise 6.2 at synplify8.1 pro, CPLD xcr3064xl na, kung hindi ko magtalaga ng mga data ng shift sa control ang mga data, ang disenyo ay gumagana ng mabuti,
Code: 
 laging @ (posedge wComplete) simulan rSelRxd = wCtrlData [ 2: 0]; rSelTxd = wCtrlData [5: 3]; rSelRts = wCtrlData [8: 6]; rSelCts = wCtrlData [11: 9]; / / rSelDsr = wCtrlData [17: 15]; rSelDtr = wCtrlData [14: 12 ]; / / rSelRi = wCtrlData [20: 18]; / / rSelDcd = wCtrlData [23: 21]; dulo wala ko alam kung bakit block ito execute habang ang kapangyarihan sa i na pagsisimula ng ang ang wComplete sa 0 sa unang block.and ang iba? block ay ang parehong. Mayroon i isa pang problema. kapag i ng pagpilit ang MobRxd at MobTxd sign sa 31 at 32 pin pagkatapos proyekto hindi cound itala lumipas, bakit? napaka-salamat para sa iyo matulungan!
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top