V
vivek
Guest
Hi
System verilog ngayon ay statndardized at ito ay naglo-load ng industriya ng suporta.Dahil ito ay isang HDVL ay SV proceeed upang palitan ang standard verilog / VHDL sa disenyo?SV ay dahan-dahan palitan Vera at Specman / E bilang ang wika para sa beripikasyon?Mangyari lamang na ibahagi ang iyong pananaw sa mga ito ..
Salamat
Vivek
System verilog ngayon ay statndardized at ito ay naglo-load ng industriya ng suporta.Dahil ito ay isang HDVL ay SV proceeed upang palitan ang standard verilog / VHDL sa disenyo?SV ay dahan-dahan palitan Vera at Specman / E bilang ang wika para sa beripikasyon?Mangyari lamang na ibahagi ang iyong pananaw sa mga ito ..
Salamat
Vivek