ang relasyon sa pagitan ng INL at ang output salin sa bawat yugto

[richardhit]

Hi lahat, ako ay pagdisenyo ng isang 10-bit pipelined ADC sa isang on-chip sample at hold amplifier na gumana sa 40MHz sa isang power supply ng 3V. hindi ko kown ang relasyon sa pagitan ng INL at ang output salin sa bawat yugto. Halimbawa, kapag ako magsa-ang pipelined ADC, na kung saan ay kaugalian input. Ang positibong input ay 2V, at ang mga negatibong isa ay 1V, habang ang mga karaniwang boltahe mode ay 1.5V. Ang resolution ng bawat yugto ay 2.5bit. Tunay ang pangangailangan ng INL ay +-0.3LSB, kung paano ang mga output salin sa bawat yugto matugunan ang mga pangangailangan ng INL? Patawarin mo ang aking kamangmangan. Salamat. Best regards.