ang pagpapatunay na ideya

[Salma Ali Bakr]

kung ano ako malaman ay: PSL-aari ay nakasulat at pagkatapos ay napatunayan sa pamamagitan ng kunwa sa modelsim halimbawa, pagkatapos ay naaayon, disenyo maaaring baguhin upang matugunan panoorin tama

ngunit pagkatapos, tulad ng mga kasangkapan at patigasin FoCs at iba pa ... bakit sila ginagamit???
ito ay dahil hindi lahat ng assertions o pagpapalagay ay napatunayan sa pamamagitan ng kunwa??
ay ito ang papel na ginagampanan ng pormal na pagpapatunay tools na patunayan sa halip ng kunwa???
ay pag-aari synthesized o hindi???
gawin nila tumigil sa antas ng kunwa???
kapag gumamit ng kunwa at kapag na gamitin pormal na pagpapatunay na patunayan???

diyan ay lamang ng isang bagay na nawawala hindi ko makuha???

ano ang mga online na sinusubaybayan nang masyadong???

maaari isang tao malinaw sa akin hanggang sa ang daloy ng pagpapatunay at ang kanyang mga kasangkapan
sanhi ako sa pagkuha ng uri ng messed up at nalilito dito

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Malungkot" border="0" />Thanks in advance,
Sam

 

[kbulusu]

Sam,
lamang sa malinaw na ang ilang mga bagay-bagay up, ABV (badya base verification) ay batay sa PSL sa kung saan mo tukuyin ang mga kondisyon kung ilang mga estado ay may bisa at sa kung ilang ulit na cycle.Halimbawa, maaari mong sabihin na kapag ang isang pagbabago ng estado mula sa A to B pagkatapos ng 5 cycles at mong tukuyin ang isang ari-arian para sa mga na sa pamamagitan ng PSL wika.Ngayon, kapag tumakbo ka simulator, ito inteprets PSL ang ari-arian at mga tseke para sa mga kondisyon.Kung ang estado ng mga pagbabago mula sa A to B sa mas mababa sa 5 cycles, pagkatapos ng isang error / badya ay itataas.gawin mo ang simulations (nagbibigay-daan sa tawag sa kanila ng pagganap RTL simulations) kahit na bago mo gawin ang iyong lohika pagbubuo.Kapag ang RTL simulations pass, kayo ang ginagamit ng iyong pagbubuo at pagkatapos ay tumakbo ka pormal na pagpapatunay (pagkapareho checking) upang siguraduhin na ang iyong antas ng gate ay tumutugma sa RTL na iyong isinulat.Pagbubuo kasangkapan na huwag pansinin ang PSL-aari.

maaari mong suriin ang nalalaman tungkol sa pormal na pagpapatunay sa aking blog dito

http://www.srikiran.net/blog/2007/01/22/debugging-formal-verification-fv-problems-fv-primer/

Solidfy at iba pang mga kasangkapan gamitin PSL-aari upang tingnan kung ang mga kondisyon error at bandila sa kanila.Sila rin ang orasan domain pagtawid sa mga isyu atbp mga kasangkapan tulad ng pormal na Synopsys seremonya, o indayog Verplex / Conformal o magma's QuartzFormal lahat ng mga gamitin pormal na pagpapatunay (pagkapareho checking) upang patunayan na ang RTL at pagbubuo ng mga resulta tumutugma.

Ang mga tao pa rin ang gate simualtions antas (post pagbubuo) para sa timing (SDF backannotation), mag-check para sa mga eksepsiyon tiyempo (tulad ng maling landas) atbp

Umaasa ako na ito ay nakakatulong.

[Quote = "Salma Ali Bakr"] kung ano ako malaman ay: PSL-aari ay nakasulat at pagkatapos ay napatunayan sa pamamagitan ng kunwa sa modelsim halimbawa, pagkatapos ay naaayon, disenyo maaaring baguhin upang matugunan panoorin tama

ngunit pagkatapos, tulad ng mga kasangkapan at patigasin FoCs at iba pa ... bakit sila ginagamit???
ito ay dahil hindi lahat ng assertions o pagpapalagay ay napatunayan sa pamamagitan ng kunwa??
ay ito ang papel na ginagampanan ng pormal na pagpapatunay tools na patunayan sa halip ng kunwa???
ay pag-aari synthesized o hindi???
gawin nila tumigil sa antas ng kunwa???
kapag gumamit ng kunwa at kapag na gamitin pormal na pagpapatunay na patunayan???

diyan ay lamang ng isang bagay na nawawala hindi ko makuha???

ano ang mga online na sinusubaybayan nang masyadong???

maaari isang tao malinaw sa akin hanggang sa ang daloy ng pagpapatunay at ang kanyang mga kasangkapan
sanhi ako sa pagkuha ng uri ng messed up at nalilito dito

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Malungkot" border="0" />Thanks in advance,
Sam [/ quote]

 

[Salma Ali Bakr]

kaya kung hitsura namin sa iba't ibang uri ng mga pormal na pagpapatunay
(by PSL for instance) is before synthesis (RTL level only) and the properties are verified using simulation

Maaari naming sabihin na ang modelo ng paglagay ng tsek
(sa pamamagitan ng PSL halimbawa) ay bago pagbubuo (RTL antas lamang) at ang mga properties ay nakumpirma gamit kunwa

at ang pagkapareho checking ay matapos pagbubuo (sa pagitan ng gate netlist at RTL)
upang makita kung ang mga circuit ay synthesized tama o hindi

kaya ang mga ito ay parehong pormal na paraan sa pagpapatunay
ngunit sa iba't-ibang mga antas ng abstractions sa disenyo ng daloy

thanks a pulutong,
Sam

 

[kbulusu]

mabuti yeah u maaaring sabihin na sa mas mahirap unawain kahulugan at hanggang maintindihan mo ang pagkakaiba sa pagitan ng mga modelo ng checking at equiavlence suri ...

[Quote = "Salma Ali Bakr"] kaya kung hitsura namin sa iba't ibang uri ng mga pormal na pagpapatunay

Maaari naming sabihin na ang modelo ng checking [/] b (sa pamamagitan ng PSL halimbawa) ay bago pagbubuo (RTL antas lamang) at ang mga properties ay nakumpirma gamit kunwa

at ang pagkapareho checking ay matapos pagbubuo (sa pagitan ng gate netlist at RTL)
upang makita kung ang mga circuit ay synthesized tama o hindi

kaya ang mga ito ay parehong pormal na paraan sa pagpapatunay
ngunit sa iba't-ibang mga antas ng abstractions sa disenyo ng daloy

thanks a pulutong,
Sam [/ quote]

 

[Salma Ali Bakr]

Paano kung gusto kong maging isang disenyo ng engineer verification?
Ano ang eksaktong dapat ako malaman?
Kailangan ko bang magpakadalubhasa simula sa CTL, LTL, atbp
Ano pangunahing kaalaman dapat ako may, at tungkol sa mga kasangkapan, na kung saan ay ang mga pamantayan ng market?

thanks a pulutong di isulong, at ang iyong blog ay tunay malaki

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />Sam