3D-Array Port (natural na hanay ng <>)

[vollbr0t]

Hi, Gusto ko upang lumikha ng isang module (A) na may isang 3d-array na port. Upang lumikha ng isang array-port ay i gamitin ang isang packge na idedeklara ang uri ng array. Ko ito tulad nito: TYPE test_type ay array (natural na hanay, natural hanay, natural na hanay) ng std_logic; ko bang gamitin sa "natural hanay" para sa lahat ng tatlong mga sukat dahil portwidth ay depende sa mga generics na naipasa sa isang: entity ay generic (gen_1: natural: = 5, gen_2: natural: = 6, gen_3: natural: = 7); port (matris: SA test_type (gen_1 downto 0, gen_2 downto 0, gen_3 downto 0)); gumagana ang simulation Ang multa na ito , ngunit sa pagbubuo makakuha i "Matrix hindi suportado pa" sa 3D-Port-Line. Dahil ng mga kinakailangang "natural hanay ng" hindi ako gamitin subtype para sa deklarasyon sa pakete, at pagpasa sa generics sa pakete na hindi gamitin ang natural saklaw ay hindi posible. Mayroon ba kayong anumang mga ideya ng pagkuha ng ito sa syenthesis? Pinakamahusay na patungkol, Jan

 

[TrickyDicky]

Ang tanging sagot ay gumamit ng isa pang synthesisor. multi-dimensional arrays ay hindi ginagamit masyadong madalas at ang ilang mga synthesisors ay hindi maaaring support sa kanila. Bakit synthesisor at kung ano ang bersyon ang ginagamit mo? Subalit ang aking tanong ay kung bakit mayroon kang gumawa ng 3d matris ng std_logic? bakit havent ginawa mo ang isang 2d molde ng std_logic_vector?

 

[vollbr0t]

i don hindi nag-iisip na nito posible na idedeklara ng isang bagay tulad nito: TYPE test_type ay array (natural hanay, natural hanay) ng mga std_logic_vector (natural hanay); * edit ako gumagamit ng Ise 13.2

 

[TrickyDicky]

1. mayroon kang upang itakda ang haba ng std_logic_vector kapag ipinapahayag mo ito, kaya ito na: Ang uri ng test_type array (natural hanay, natural na hanay) ng std_logic_vector (7 downto 0); maliban kung maaari mong mahanap ang isang VHDL 2008 katugmang synthesisor, kung saan maaari mong iwan ang std_logic_vector bilang natural na saklaw. Gusto ko maiwasan ang deklarasyon ng mga arrays ng std_logic - ito ay gumagawa ng buhay ng isang maliit na nakakainis. 2. Wala ko bang gamitin ang Ise, ngunit Alam ko quartus (altera) ay marahil support ito. Xilinx ay kilala para sa isang bit mabagal upang abutin ang mga iba!

 

[vollbr0t]

ngunit ito ay ang problema: lahat ng tatlong mga sukat na mayroon na generic!

 

[permute]

maaaring kailanganin mong gumawa ng isang malambot-uri. hal: std_logic_vector (M * N * P-1 downto 0); at pagkatapos ay gawin ang index upang makakuha ng tiyak na mga item.