natitiklop na Verilog ( "magsimula" - "pagtatapos") code sa G

EDAboard.com Forum Index -> Electronic Elementary Tanong -> natitiklop Verilog ( "magsimula" - "pagtatapos") code sa G

Author

Mensahe

davyzhu

Joined: 23 Mayo 2004
Posts: 521
Nakatulong: 3
Lokasyon: Oriental

Septiyembre 14, 2006 15:28 natitiklop na Verilog ( "magsimula" - "pagtatapos") code sa G

Hi sa lahat,

Gusto kong natitiklop Verilog code sa GVIM.

Ang sugnay Verilog code ay "magsimula" - "end" Pares. Mayroon bang anumang tutorial makipag-usap tungkol sa kung paano gamitin ang natitiklop sa GVIM? At ang GVIM suporta "magsimula" - "end" Pares ng natitiklop na? Salamat!

BTW, ang aking GVIM bersyon ay 6.2.

Malugod na pagbati,
Davy

Bumalik sa tuktok

Google
AdSense
Google Adsense

Septiyembre 14, 2006 15:28 Patalastas

Bumalik sa tuktok

Harmasha

Joined: 03 Jan 2006
Posts: 72
Nakatulong: 4

Septiyembre 15, 2006 17:33 Re: natitiklop Verilog ( "magsimula" - "pagtatapos") code

Hi,
maaari mong lcarify kung ano ang natitiklop na?

(Ipagpapalagay na nakatanggap na ito ay pagbubukas ng isang magsimula at tama ang pagsasara ng ito sa isang nararapat na dulo, at pagkatapos ay
Ang mga tseke gvim lamang parenthesis natitiklop.
Kailangan mong bumuo ng isang coding tama ng iyong sariling mga mag-check this out.
Ang isang paraan ay nagbabalak.
simulan
xxxx
xxxx
kung (xxx)
simulan
yyyy
yyyy
wakasan
kung hindi
simulan
zzz
zzz
wakasan
xxxx
xxxx
wakasan

Hope ko nabura mo.)

Bumalik sa tuktok