elektronika forum

Rules | Recent posts | paksa RSS | Hanapin | Register | Mag-log in

paglikha ng mga payo sa verilog


Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Design & Methodologies Tools (Digital) -> paglikha ng mga payo sa verilog
Author Mensahe
r_p_sanna



Joined: 18 Oktubre 2004
Posts: 69


Post Marso 19, 2006 18:38

paglikha ng mga payo sa verilog


Hi,
ay diyan a daan ako maaari gumawa ng mga payo o naka-link sa mga listahan verilog? ako sa tingin vhdl nagpapahintulot sa paglikha ng isang talaan na kung saan ako naniniwala ay isang katumbas ng payo sa C. inputs ay malugod na tinatanggap.
Bumalik sa tuktok
stevepre



Joined: 10 Mayo 2001
Posts: 92


Post Marso 20, 2006 9:57

Re: sa paglikha ng mga payo sa verilog


rekord vhdl's ay hindi isang vanturo. Ito ay lamang ng isang data na istraktura na kung saan ay nagsasanib ng iba pang uri ng mga uri ng data sa isa.

hindi / wala. verilog ay hindi nagbibigay ng ganitong uri ng mga kakayahan, maliban kung ikaw ay gumagamit ng sistema verilog.
Bumalik sa tuktok
Google
AdSense
Google Adsense




Post Marso 20, 2006 9:57

Patalastas




Bumalik sa tuktok
yaseen1



Joined: 20 Mayo 2006
Posts: 49


Post Enero 31, 2007 23:00

Re: sa paglikha ng mga payo sa verilog


Ito ay hindi posible na gumawa ng mga listahan ng link sa verilog.
Bumalik sa tuktok
aji_vlsi



Joined: 10 Septiyembre 2004
Posts: 640
Nakatulong sa: 72
Lokasyon: Quezon City, Pilipinas


Post 01 Feb 2007 5:36

Re: sa paglikha ng mga payo sa verilog


yaseen1 wrote:
Ito ay hindi posible na gumawa ng mga listahan ng link sa verilog.


Balon, ka maaari * * * * * * modelo ng listahan ng mga link, kahit na ito ay isang magandang 2-buwan na internship siguro proyekto. Sumang-ayon na ito ay mas madali sa VHDL at kahit pa sa SV.

Ajeetha, CVC
www.noveldv.com
Bumalik sa tuktok
Arabic bersyon Bulgarian bersyon Catalan bersyon Czech bersyon Danish bersyon Aleman bersyon Griyego bersyon Ingles na bersyon Espanyol na bersyon Finnish bersyon Pranses bersyon Hindi bersyon Croatian bersyon Indonesian bersyon Italyano bersyon Hebreo bersyon Japanese version Korean bersyon Lithuanian bersyon Latvian bersyon Olandes bersyon Norwegian bersyon Polish bersyon Portuges na bersyon Romanian bersyon Ruso bersyon Eslobako bersyon Eslobenyan bersyon Serbian bersyon Suweko bersyon Tagalog version Ukrainian bersyon Vietnamese bersyon Bersyong Intsik
Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Design & Methodologies Tools (Digital) -> paglikha ng mga payo sa verilog
Page 1 of 1

subj

text

Lahat ng oras ay GMT 1 Oras
Katulad na mga paksa:
Payo sa verilog? (4)
fifo payo - Y lamang kulay-abo na code ng payo ay ginagamit? (5)
paglikha ng schematics sa ritmo sa verilog (3)
Payo (7)
Function giya sa C (9)
payo sa MATLAB? (1)
Pag-unawa sa mga payo sa C (3)
C wika - mga payo sa pag-andar (4)
Payo sa struct assignment (1)
[C] Ano ang payo ng *** ibig sabihin nito? (3)


Abuse | | Administrator | | Tagapamagitan | | Support sa amin | | sitemap
topic RSS