Patakaran | Recent posts | paksa RSS | Hanapin | Register | Mag-log in

kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b



Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Design Methodologies & Tools (Digital) -> ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b
Arabic bersyon Bulgarian bersyon Tagalog bersyon Czech bersyon Danish bersyon German na bersyon Griyego bersyon Ingles na bersyon Espanyol na bersyon Finnish bersyon Pranses bersyon Hindi bersyon Croatian bersyon Indonesian bersyon Italyano bersyon Hebreo bersyon Japanese bersyon Korean bersyon Lithuanian bersyon Latvian bersyon Dutch bersyon Norwegian bersyon Polish bersyon Portuges na bersyon Romanian bersyon Russian bersyon Slovak bersyon Tagalog bersyon Serbian bersyon Swedish bersyon Tagalog version Ukranian bersyon Vietnamese bersyon Chinese bersyon
May-akda Mensahe
tigerajs



Joined: 08 Feb 2006
Posts: 30


Post 20 Feb 2006 3:17 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

plz tumulong ako
Bumalik sa tuktok
aravind



Joined: 29 Jun 2004
Posts: 589
Helped: 23
Lokasyon: philippines


Post 20 Feb 2006 3:40 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

ito ay nasa ilalim ng kapangyarihan tuntunin u ay hindi dapat gumamit ng isang = # 5 b;
u maaari gumamit # 5 isang = b;
dahil ito ay blocking pahayag.
1.it bloke b halaga para sa 5 secs at bigyan ito sa isang
2.a = b halaga mangyayari pagkatapos ng 5 secs.

simillary para sa mga di-blocking pahayag nito vice versa
u dapat sundin ng isang <= # 5b
dahil ito kostumbre harangan ang nararapat na mga pahayag
Bumalik sa tuktok
jarodz



Joined: 12 Mar 2005
Posts: 100
Helped: 14


Post 20 Feb 2006 6:43 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

A. # 5 isang = b, pagkatapos ng 5 oras na yunit, simulator execute magtalaga ng halaga ng b sa a.
B. isang = # 5 b, kapag simulator execute ang pahayag na ito,
panatilihin ang kasalukuyang halaga ng b, at pagkatapos ay magtalaga ng halaga na ito keeped sa isang pagkatapos ng 5 oras na unit.
Ito ay pareho sa "<=".



Nang buong puso,
Jarod
Bumalik sa tuktok
nand_gates



Joined: 19 Jul 2004
Posts: 908
Helped: 120


Post 20 Feb 2006 8:32 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

Ang mga ito ay ang paraan ng isang modelo ng sasakyan delay at inertial pagkaantala sa verilog simulator.
Kung ur ay pamilyar sa VHDL ikaw ay kumuha ito!
Ako ay ipagpapalagay timescale bilang 1ns
# 1 ng isang <= b / / Ang modelo ng sasakyan pagkaantala b ay lalabas sa 'isang' matapos ang 1 ns
a <= # 1 b / / Ang mga modelo inertial pagkaantala 'isang' sumusunod 'b' matapos ang 1 ns pagkaantala sa additin na ito
anumang pulse <1ns ay makakakuha ng filter sa 'isang'

Plaese tingnan ang link sa ibaba para sa VHDL!
http://www.gmvhdl.com/delay.htm
Bumalik sa tuktok
novise



Joined: 14 Feb 2006
Posts: 12


Post 20 Peb 2006 16:38 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

kapag # 1a <= b ay ginagamit b (t) ay naitalaga nang isang oras at t 1, sa iba pang mga kamay kapag ang isang <= # 1b ay ginagamit b (t 1) ay itinalaga sa isang oras at t 1
Bumalik sa tuktok
rsjgs



Joined: 14 Feb 2006
Posts: 10


Post 26 Feb 2006 19:37 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

ang pagkakaiba ay na sa unang kaso ng mga pagsusuri ng RHS tumatagal ng lugar kaagad ngunit assigment matapos ang 1 ns. Sa kaso ng ikalawang pagsusuri mismo tapos na matapos ang 1 ns
Bumalik sa tuktok
darylz



Joined: 24 Mar 2005
Posts: 132
Helped: 4


Post 27 Feb 2006 3:21 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

na nand_gates sinabi ay kunin!
Bumalik sa tuktok
bracketx



Joined: 11 Jan 2006
Posts: 12


Post 28 Feb 2006 13:20 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

hehe, may ilang mga paliwanag.
Bumalik sa tuktok
positive_edge



Joined: 13 Feb 2006
Posts: 6


Post 01 Mar 2006 20:12 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

1)

# 1 ng isang <= b

Pagsusuri ng assignment ay naantala ng tiyempo control.
RHS expression nasuri.
Assignment ay naka-iskedyul na ibig sabihin ng <--- b (t 1)

2)a <= #1 b

RHS expression nasuri.
Assignment ay naantala ng tiyempo ang control at ang mga naka-iskedyul na sa dulo ng pila.
Dumaloy patuloy sa.
isang <- b sa kunwa oras t 1
Bumalik sa tuktok
AlexWan



Joined: 26 Dec 2003
Posts: 305
Helped: 6


Post 02 Mar 2006 9:44 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

1 # N a <= b
Pagdaragdag ng pagkaantala sa bandang kaliwa-side (LHS) ng nonblocking asignatura sa modelo ng combinational lohika ay flawed.
Code:

module adder_t2 (co, sum, a, b, ci);
output co;
output [3:0] sum;
input [3:0] a, b;
input ci;

reg co;
reg [3:0] sum;

laging @ (a o b o ci)
# 12 (co, sum) <= a b ci;
endmodule

Kung ang isang input ng mga pagbabago sa 15 oras, at pagkatapos ay kung ang a, b at ci inputs ang lahat ng pagbabago sa loob ng susunod na 9ns, ang outputs ay maa-update sa mga pinakabagong mga halaga ng a, b at ci. Ito pagmomolde estilo pinahihintulutan ang ci input sa mga mag-anak ng isang halaga sa kabuuan at dalhin outputs matapos lamang 3ns sa halip na ang mga kinakailangang 12ns pagpapalaganap ng antala.

Kaya hindi maglagay pagkaantala sa LHS ng nonblocking asignatura sa mga modelo ng combinational lohika. Ito ay isang masamang coding estilo.

Anumang mga guys ay maaaring makakuha ng karagdagang detalye mula sa inforamtion Clifford E. Cummings papeles. [/ Code]
Bumalik sa tuktok
weng



Joined: 13 Jan 2006
Posts: 32


Post 03 Mar 2006 20:01 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

Gawin ang mga blocking at nonblocking assignment sumasalamin sa aktwal na circuit?

Maaari kahit sino code isang halimbawa?
Bumalik sa tuktok
Vonn



Joined: 06 Oct 2002
Posts: 254
Helped: 2


Post 06 Mar 2006 2:25 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

na ito ay ... dito ay isang halimbawa:

kung isulat sa iyong proseso:

isang = 1;
b = ng;
c = b;
ang mga ito ay isang blocking assignment = b = c = 1 at ang nakabuo ng circuit na ito ay isang 3 buffers konektado sa bawat iba

1 --- [buffer ]---> isang --- [buffer ]---> b --- [buffer ]---> c

habang kung isulat ito gamit ang mga di-blocking

a <= 1;
b <= isang;
c <= b;

ito ay Nonblocking assignment na ang ibig sabihin nito ay:
isang = 1
b = gulang na halaga ng isang
c = lumang halaga ng b

at ang mga aktwal na circuit ay f / f sa halip ng mga buffers

1 --- [f / f ]---> isang --- [f / f ]---> b --- [f / f ]---> c
Bumalik sa tuktok
yuenkit



Joined: 20 Jan 2005
Posts: 110
Helped: 5


Post 10 Mar 2006 10:21 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

transportasyon delay at inertial pagkaantala
Bumalik sa tuktok
weng



Joined: 13 Jan 2006
Posts: 32


Post 14 Mar 2006 3:41 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

Quote:
Gawin ang mga blocking at nonblocking assignment sumasalamin sa aktwal na circuit?

Maaari kahit sino code isang halimbawa?




Ikinalulungkot ko na hindi ako gumawa ng aking tanong malinaw.

Kung ano ang aking gustong itanong ay kung ang mga ito blocking at nonblocking asignatura sa pagkaantala sumasalamin sa aktwal na circuit. Paano ang mga pagkaantala sa parehong asignatura synthesize sa circuit?
Bumalik sa tuktok
shiv_emf



Joined: 31 Aug 2005
Posts: 641
Helped: 16


Post 09 Sep 2006 18:18 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

Vonn ay nagbunga ng magandang halimbawa! maaari ako gumamit ito para sa pagdisenyo maglipat ng rehistro? /
Bumalik sa tuktok
archillios



Joined: 29 Jun 2005
Posts: 97
Helped: 4


Post 12 Sep 2006 16:53 Re: ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

AlexWan ang tama, iyon ay isang masamang coding style kapag ginamit sa combinational lohika pagmomolde. Salamat sa Alex!
makita ang code sa ibaba:

/ *
masamang coding style halimbawa
* /
module adder_t2 (co, sum, a, b, ci);
output co;
output [3:0] sum;
input [3:0] a, b;
input ci;

reg co;
reg [3:0] sum;

laging @ (a o b o ci)
# 12 (co, sum) <= a b ci; / / masama di-block assignment pagkaantala coding style
endmodule
module TB;
reg [3:0] a, b;
reg ci;
kawad [3:0] sum;
kawad co;
adder_t2 dut (. co (co),. sum (kabuuan),. ng (a),. b (b),. ci (ci));
unang
simulan
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "magandang gabi");
$ ihinto;

wakasan
endmodule
/////////////////////////////////////////
di-inaasahang pag-uugali ay makikita.

matapos ang isang / b / ci ay nagbago, ang (co, sum) <= a b ci; ay naka-schedule sa 12 oras na yunit mamaya, bago ang oras ay dumating, ang anumang mga pagbabago ng isang / b / ci ay epekto sa ( co, sum), kaya ang pagka-antala ay hindi # 12.
Bumalik sa tuktok
foster_cn



Joined: 14 Jan 2003
Posts: 74
Helped: 2


Post 14 Sep 2006 7:06 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

ay ang # 1 sa isang <= # 1 b ibig sabihin nito ay ang flipflop paglipat oras?
Bumalik sa tuktok
darylz



Joined: 24 Mar 2005
Posts: 132
Helped: 4


Post 14 Sep 2006 7:13 kung ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b

ang pagkakasunod-sunod assignment ay naiiba!
Bumalik sa tuktok
Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Design Methodologies & Tools (Digital) -> ano ang pagkakaiba sa pagitan ng # 1 a <= b at isang <= # 1 b
Page 1 of 1 Lahat ng oras ay GMT 2 Oras


Pang-aabuso | | Administrador | | Tagapamagitan | | Support sa amin | | sitemap
topic RSS